Quartus II

PHẦN MỀM THIẾT KẾ QUARTUS II.

3.1 Giới thiệu phần mềm Quartus II.
Quartus II là công cụ phần mềm phát triển của hãng Altera, cung cấp môi trường thiết kế toàn diện cho các thiết kế SOPC (hệ thống trên 1 chip khả trình - system on a programmable chip).
Đây là phần mềm đóng gói tích hợp đầy đủ phục vụ cho thiết kế logic với các linh kiện logic khả trình PLD của Altera, gồm các dòng APEX, Cyclone, FLEX, MAX, Stratix... Quartus cung cấp các khả năng thiết kế logic sau:
Môi trường thiết kế gồm các bản vẽ, sơ đồ khối, công cụ soạn thảo các ngôn ngữ: AHDL, VHDL, và Verilog HDL.
Thiết kế LogicLock.
Là công cụ mạnh để tổng hợp logic.
Khả năng mô phỏng chức năng và thời gian.
Phân tích thời gian.
Phân tích logic nhúng với công cụ phân tích SignalTap@ II.
Cho phép xuất, tạo và kết nối các file nguồn để tạo ra các file chương trình.
Tự động định vị lỗi.
Khả năng lập trình và nhận diện linh kiện.
Phần mềm Quartus II sử dụng bộ tích hợp NativeLink@ với các công cụ thiết kế cung cấp việc truyền thông tin liền mạch giữa Quartus với các công cụ thiết kế phần cứng EDA khác.
Quartus II cũng có thể đọc các file mạch (netlist) EDIF chuẩn, VHDL và Verilog HDL cũng như tạo ra các file netlist này.
Quartus II có môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã, biên dịch, soát lỗi, mô phỏng...
Với Quartus có thể kết hợp nhiều kiểu file trong 1 dự án thiết kế phân cấp. Có thể dùng bộ công cụ tạo sơ đồ khối (Quartus Block Editor) để tạo ra sơ đồ khối mô tả thiết kế ở mức cao, sau đó dùng các sơ đồ khối khác, các bản vẽ như: AHDL Text Design Files (.tdf), EDIF Input Files (.edf), VHDL Design Files (.vhd), and Verilog HDL Design Files (.v) để tạo ra thành phần thiết kế mức thấp.
Quartus II cho phép làm việc với nhiều file ở cùng thời điểm, soạn thảo file thiết kế trong khi vẫn có thể biên dịch hay chạy mô phỏng các dự án khác. Công cụ biên dịch Quartus II nằm ở trung tâm hệ thống, cung cấp quy trình thiết kế mạnh cho phép tùy biến để đạt được thiết kế tối ưu trong dự án. Công cụ định vị lỗi tự động và các bản tin cảnh báo khiến việc phát hiện và sửa lỗi trở nên đơn giản hơn.
Sau khi cài Quartus II, giao diện như hình vẽ:


Hình vẽ. Giao diện Quartus II.
3.2 Thiết kế mạch.
Mạnh điện trong Quartus có thể được thiết kế theo các cách sau:
3.2.1/ Sơ đồ khối (Block Diagram).
Trong cách mô tả này, mạch điện tạo nên từ các cổng logic rời rạc, hay các hàm gồm nhiều cổng logic tích hợp (megafunctions). Để vẽ mạch theo cách này, nhấn New, chọn tab Device Design Files, chọn Block Diagram/ Schematic File, hiện:




Hình vẽ












Hình vẽ. Giao diện Block Editor
Nhấn chọn Symbol Tool để hiện các cổng logic hay các hàm Megafuntions











Hình vẽ. Các cổng logic, các hàm.
Khi đã chọn xong các cổng logic hay hàm thì dùng các công cụ nối dây để vẽ mạch hoàn chỉnh.
3.2.2 Các file thiết kế.
Nhấn New, chọn tab Device Design Files, chọn Verilog HDL (hay VHDL hay AHDL). Với cách này, mạch điện được mô tả bởi các đoạn mã thể hiện các đầu vào đầu ra của các khối mạch cũng như cách xử sự của chúng. Trong luận án này, lấy ví dụ về thiết kế mạch đếm 4 bit dùng Verilog HDL file.
Tạo file mới.
Từ giao diện của Altera Quartus chọn File/New Project Wizard. Hiện:




















Hình vẽ. Giao diện Dự án mới
Nhấn Next/Next để hiện ra bảng Thiết lập linh kiện (Family & Device Settings), chọn linh kiện FPGA mà ta dùng, rồi nhấn Finish.
Lúc này, ta sẽ có được Project đầu tiên.



Thêm file Thiết kế vào Project
Nhấn File/New .


Hình vẽ Giao diện file thiết kế mới.
Để tạo ra file thiết kế cho Dự án, ta có thể dùng sơ đồ khối (nhấn Block Diagram/Schematic File) hay dùng một trong các ngôn ngữ mô tả phần cứng như: AHDL, Verilog HDL hay VHDL hoặc có thể dùng kiểu EDIF. Ở đây, để chọn dùng ngôn ngữ Verilog HDL.
Bộ đếm nhị phân 4 bit.
Một bộ