điện tử số phần 19

Thiết kế số
Biểu diễn số và các mạch thực hiện phép toán:
Thiết kế bộ toán học dùng CAD tools
Người trình bày:
TS. Hoàng Mạnh Thắng
TexPoint fonts used in EMF: AAAAAA
Thiết kế dùng chương trình vẽ mạch- sch. capture
Một cách để thiết kế mạch toán học là vẽ tất cả các cổng logic cần thiết
Tạo ra bộ cộng n-bit
Bắt đầu với bộ cộng đầy đủ 1-bit
Nối thành chuỗi để tạo thành bộ cộng n-bit
Nếu là bộ cộng CLA thì cộng logic carry lookahead
Quá trình thiết kế nhanh chóng phức tạp
Cách tốt hơn là sử dụng các phần mạch đã được thiết kế sẵn
CAD tools có sẵn thư viện các cổng logic cơ bản
CAD tools cũng có thư viện các mạch thường được sử dụng, ví dụ bộ cộng
mỗi phần mạch subcircuit là module có thể được gọi vào dùng
Macro- và megafunctions
Một số hệ thống CAD, ví dụ MAX:PLUS2, Altera, các hàm thư viện này được gọi là Macrofunctions hoặc Megafunctions
Có hai loại cơ bản:
Phụ thuộc công suất: được thiết kế cho loại chip cụ thể (ví dụ cho FPGA)
Không phụ thuộc công nghệ: cho chip bất kỳ, các mạch khác nhau cho các loại chip khác nhau
Ví dụ thư viện các macrofunctions như Library of Parameterized Modulé (LPM) như là một phần của hệ thống MAX+PLUS2
Các module không phụ thuộc công nghệ
Các module được tham số hóa: nó có thể được dùng đa dạng
LPM_ADD_SUB
Thư viện LPM có bộ cộng n-bit tên: LPM_ADD_SUB
Thực hiện mạch cộng/trừ cơ bản
Số bit có thể được thiết lập bởi tham số LPM_WIDTH
Tham số khác là LPM_REPRESENTATION dùng để chỉ ra số có dấu hay không dấu
Bộ cộng dùng LPM_ADD_SUB
Thực hiện Simulation
Thiết kế dùng VHDL
Có thể dùng cách chia tầng trong thiết kế dùng VHDL
Xây dựng entity VHDL cho bộ cộng đầy đủ
Dùng các Instances để tạo bộ cộng nhiều bit
Tín hiệu logic trong VHDL được biểu diễn là các đối tượng dữ liệu
Dùng kiểu BIT cho các giá trị 0 hoặc 1
Kiểu dữ liệu khác là STD_LOGIC thích được dùng vì nó có thể biểu diễn cho 3 trạng thái (0,1,Z, và don’t care)
Phải khai báo thư viện kiểu dữ liệu được dùng và nơi nó tồn tại
LIBRARY ieee;
USE ieee.std_logic_1164.all
Bộ cộng đầy đủ trong VHDL
Bộ cộng Ripple Carry 4-bit đầy đủ
Bộ cộng Ripple Carry 4-bit đầy đủ
Khai báo mới của VHDL
Trong đoạn code vừa rồi có khai báo
SIGNAL c1,c2,c3: STD_LOGIC;
Để định nghĩa các tín hiệu sẽ dùng trong thiết kế
Dùng trong ARCHITECTURE
COMPONENT fulladd
Dùng trong ARCHITECTURE
Định nghĩa PORT cho phần mạch con (subcircuit này được định nghĩa ở file khác)
File VHDL (fulladd.vhd) thường đươc đặt ở cùng đường dẫn với file adder4.vhd
Khai báo mới của VHDL, cont.
stage0: fulladd PORT MAP (Cin, x0,y0,s0,c1);
Chỉ ra đọan trong hoạt động
Sử dụng phép kết hợp vị trí của các đầu vào/ra khai báo trong PORT MAP ứng với thứ tự vị trí trong khai báo COMPONENT
stage3: fulladd PORT MAP (Cin=>c3,Cout=>Count,x=>x3,y=>y3,s=>s3);
Sử dụng phép kết hợp tên với đàu vào/ra trong PORT MAP ứng với tín hiệu được đặt tên trong khai báo COMPONENT
Các gói VHDL
Một gói VHDL có thể được tao ra cho một mạch con mà khai báo COMPONENT không được yêu cầu không rõ ràng trong khi tạo ta biến của mạch con khác trong file khác
Các gói VHDL, cont,






Được biên dịch như là file trong cùng đường dẫn với fulladd.vhd
Các gói VHDL, cont,
Số học trong VHDL
Số là đối tượng dữ liệu SIGNAL nhiều bit
SIGNAL C: STD_LOGIC_VECTOR (1 TO 3)
C là tín hiệu STD_LOGIC 3-bit
Phép gán C<=“100”
C(1) là bit có trọng số lớn nhất
C(3) là bit có trọng số nhỏ nhất
Trọng số có thể bị đảo ngược nếu khai báo
SIGNAL X: STD_LOGIC_VECTOR (3 TO 0)
Số học trong VHDL, cont.
Mô tả Behavioral trong VHDL
Cho phép dùng các tín hiệu STD_LOGIC
như là các giá trị có dấu
Phần này mô tả behavior của mạch
Các gói toán học của VHDL
Bài tập: đọc và giải thích